Технологические узлы от 180 нм до 5 нм и их влияние на аналоговый дизайн

Когда инженер, всю карьеру проектировавший схемы на 180-нанометровом процессе, впервые пересаживается за проект на 7 нм, у него нередко возникает стойкое ощущение, что физика начала жить по другим правилам. Транзисторы, которые когда-то вели себя предсказуемо и послушно, вдруг превращаются в строптивые, непохожие сами на себя устройства. Токи утечки растут, пороговое напряжение гуляет от экземпляра к экземпляру, а привычные методы согласования перестают работать. Это не преувеличение. Это реальность, с которой сталкивается каждый, кто проектирует аналоговые схемы на глубоко субмикронных технологических узлах.

Что стоит за словом shrinking и почему масштабирование перестало быть механическим

Масштабирование транзисторов долгое время было почти механическим процессом. Уменьши все размеры в корень из двух раз, получи вдвое больше транзисторов на той же площади, выиграй в быстродействии и потреблении. Так работал классический закон Денниса Деннарда, сформулированный в 1974 году, и примерно до 90-нанометрового узла он выполнялся с завидной точностью.

Но физика долгов не прощает. Чем короче становился канал транзистора, тем сильнее давали о себе знать короткоканальные эффекты. Поле стока начинало дотягиваться до области истока напрямую, минуя контроль затвора. Этот эффект, известный как DIBL (Drain-Induced Barrier Lowering), снижал потенциальный барьер для носителей заряда даже тогда, когда затвор формально закрыт. Транзистор переставал быть идеальным ключом. Он превращался в протекающий кран, который нельзя перекрыть полностью.

На 180 нм подпороговый ток был скромной величиной, которую аналоговые инженеры учитывали лишь в особо точных расчётах. На 45 нм эта величина выросла настолько, что ею нельзя было пренебрегать ни в одной серьёзной схеме. На 7 нм подпороговая утечка стала одним из главных факторов, определяющих потребление всего чипа в режиме ожидания. Масштабирование из инструмента оптимизации превратилось в многофакторный компромисс, где каждое решение тянет за собой цепочку нежелательных последствий.

Три механизма утечек и то как каждый из них ведёт себя при уменьшении геометрии

Чтобы понять, с чем именно имеет дело аналоговый разработчик при переходе на глубокий субмикрон, нужно разобраться в природе токов утечки. Их принято разделять на три основных механизма, каждый из которых по-своему реагирует на уменьшение геометрии.

Подпороговый ток течёт через канал транзистора даже при напряжении затвор-исток ниже порогового. Его природа связана с диффузией носителей заряда и описывается экспоненциальной зависимостью от Vgs. Теоретический предел подпорогового наклона для MOSFET при комнатной температуре составляет 60 мВ на декаду. На практике из-за DIBL и деградации подпорогового наклона этот предел не достигается, а реальный наклон на узлах глубже 28 нм составляет 70-90 мВ на декаду. Это означает, что при снижении порогового напряжения, которое неизбежно при масштабировании, Ioff растёт в разы.

Туннельный ток затвора появляется тогда, когда оксид затвора становится настолько тонким, что электроны начинают квантово-механически туннелировать сквозь него. На 180 нм толщина оксида составляла около 3-4 нм, и туннелирование было пренебрежимо малым. На 65 нм оксид истончился до 1,2-1,5 нм, и плотность туннельного тока стала сравнимой с подпороговым. Именно это стало причиной перехода на высокодиэлектрические материалы на базе оксида гафния (HfO2), который сохраняет физическую толщину барьера при меньшей эквивалентной оксидной толщине (EOT). High-k/metal-gate стек, ставший стандартом начиная примерно с 45-нанометрового узла, позволил обуздать туннельный ток, но породил новые проблемы с равномерностью диэлектрика и зарядовыми ловушками на интерфейсе.

Ток утечки через p-n переход определяется обратным током диода исток-подложка и сток-подложка. Его величина зависит от площади перехода и концентрации легирования. При масштабировании глубина перехода уменьшается, что помогает контролировать утечку, однако одновременно растёт концентрация легирования, что усиливает туннелирование через обеднённый слой. На узлах 14 нм и тоньше этот вид утечки снова выходит на первый план и требует отдельного учёта в схемах с высокими требованиями к статическому потреблению.

Вариабельность параметров как главная боль аналогового инженера на малых нормах

Если утечки хотя бы поддаются моделированию и частичной компенсации, то вариабельность параметров транзисторов бьёт по аналоговому дизайну куда болезненнее. Представь два соседних транзистора на одном кристалле, разделённых всего несколькими нанометрами оксида. По всем законам схемотехники они должны быть идентичны. На практике их пороговые напряжения различаются на несколько милливольт, а то и десятки. Именно это различие разрушает симметрию дифференциальных пар, смещает точку баланса операционных усилителей и вносит офсет в компараторы.

Главная причина вариабельности на малых нормах, это флуктуации случайных атомов легирующей примеси в канале (RDF, Random Dopant Fluctuation). На 180 нм в канале транзистора размещалось несколько тысяч атомов допанта, и статистические флуктуации их числа и расположения давали относительно небольшой разброс Vth. На 28 нм в канале оставалось всего несколько сотен атомов. На 7 нм, особенно в FinFET-архитектурах, число атомов в активной части канала упало до единиц десятков. При таких числах статистика перестаёт работать в пользу инженера: добавление или удаление даже одного атома примеси значимо меняет пороговое напряжение конкретного транзистора.

К RDF добавляются шероховатость линии затвора (LER, Line Edge Roughness), флуктуации толщины оксида и неоднородность металлического затвора. Каждый из этих механизмов вносит свою лепту в суммарный разброс Vth, который описывается коэффициентом Пелгрома. Классическое соотношение Пелгрома гласит, что среднеквадратичное отклонение порогового напряжения обратно пропорционально корню из площади затвора. Чем меньше транзистор, тем хуже согласование. Это фундаментальное ограничение, которое не обойти схемотехническими трюками. Можно лишь компенсировать его последствия.

Переход от планарных транзисторов к FinFET и что изменилось для аналоговых схем

Примерно на рубеже 22-16 нм планарная архитектура MOSFET исчерпала свои возможности управлять короткоканальными эффектами. Ответом промышленности стал FinFET, транзистор с трёхмерным плавниковым каналом, который охватывается затвором с трёх сторон. Улучшенное управление каналом позволило снизить DIBL, уменьшить подпороговый наклон и поднять Ion/Ioff соотношение по сравнению с планарным аналогом той же литографической нормы.

Для цифрового дизайна переход на FinFET стал почти однозначным выигрышем. Для аналогового всё оказалось сложнее. Первая и главная проблема состоит в том, что ширина транзистора в FinFET квантована. Она определяется числом плавников и не может быть произвольной. Один fin даёт фиксированную ширину, два fin дают ровно вдвое большую, и так далее. Аналоговый инженер, привыкший плавно подбирать соотношение W/L для задания тока покоя или коэффициента усиления, обнаруживает, что инструмент тонкой настройки исчез. Остаётся работать с дискретными шагами.

Вторая проблема, уменьшение выходного сопротивления. FinFET на узлах 7-5 нм имеет заметно меньшее выходное сопротивление (ro) по сравнению с планарными транзисторами более ранних поколений при сопоставимом токе стока. Это напрямую ограничивает коэффициент усиления каскада с общим истоком, который пропорционален произведению gm на ro. Каскодные структуры становятся не просто желательными, а фактически обязательными в любой схеме, где требуется высокий коэффициент усиления по напряжению. При этом снизившееся напряжение питания (на 5 нм типовое Vdd составляет 0,7-0,8 В) жёстко ограничивает число каскодных транзисторов, которые можно уложить в стек без выхода за границы линейного режима.

Практические последствия для разработчиков аналоговых и смешанных схем

Всё описанное выше складывается в конкретные инженерные задачи, которые приходится решать на каждом проекте на глубоком субмикроне. Перечислим наиболее острые из них:

1. Согласование токовых зеркал. Из-за роста вариабельности Vth точность воспроизведения тока в простом токовом зеркале на 7-5 нм значительно хуже, чем на 180 нм при той же площади транзисторов. Для достижения сопоставимой точности приходится либо существенно увеличивать площадь, либо применять схемы с самокалибровкой.
2. Проектирование ОУ с высоким усилением. Падение ro в FinFET вынуждает переходить к регулируемым токовым источникам, телескопическим и складным каскодным топологиям, а также к многоступенчатым усилителям с компенсацией частотной характеристики.
3. Управление подпороговым током в схемах малого потребления. Схемы, работающие в подпороговом режиме намеренно (например, биомедицинские устройства с питанием от батареи), на малых нормах требуют особого внимания к температурной зависимости Ioff и его разбросу между кристаллами.
4. Моделирование и верификация. PDK для узлов 7-5 нм содержат статистические модели (Monte Carlo), без использования которых верификация аналоговой схемы теряет смысл. Угловые модели (corners) уже не описывают реального разброса с достаточной полнотой.

Как аналоговые инженеры адаптируют методологию под суровые реалии 5 нм

Сообщество аналоговых разработчиков выработало ряд устойчивых практик, которые помогают работать с ограничениями глубокого субмикрона, не теряя в функциональности схем. Первое направление, это перенос части функций из аналогового домена в цифровой. Калибровка смещений, компенсация утечек, подстройка рабочей точки, всё это в современных mixed-signal системах реализуется цифровыми петлями обратной связи. Аналоговая часть намеренно упрощается до минимума, а цифровая "доводит" её до требуемых характеристик после изготовления.

Второе направление связано с грамотным выбором рабочей точки. Аналоговые транзисторы на 7-5 нм чаще используются в умеренном инверсионном режиме (moderate inversion), где gm/Id достигает компромисса между быстродействием и вариабельностью. Работа в сильном инверсионном режиме, которая раньше была стандартной практикой для получения высокого gm, на малых нормах нередко оказывается менее выгодной из-за нелинейности и температурной нестабильности.

Третье и, пожалуй, самое показательное направление, это осознанный выбор технологического узла. Далеко не каждый аналоговый блок выигрывает от перехода на 5 нм. Многие разработчики намеренно оставляют чувствительные аналоговые части на 28 нм или даже на 180 нм, реализуя их в виде отдельных кристаллов в корпусах типа SiP или используя технологии 2.5D/3D интеграции. Это позволяет цифровой части пользоваться преимуществами агрессивного масштабирования, тогда как аналог остаётся на технологическом узле, где физика ещё работает в пользу разработчика. Такой подход требует зрелости и опыта: нужно точно понимать, где граница между "масштабироваться выгодно" и "масштабироваться вредно".

Путь от 180 нм до 5 нм это не просто уменьшение размеров. Это смена парадигмы. Транзистор перестал быть идеальным управляемым ключом и стал сложным физическим устройством с вероятностным поведением. Аналоговый инженер, работающий на переднем крае литографии, сегодня обязан быть одновременно схемотехником, физиком полупроводников и статистиком. Именно это сочетание знаний отличает тех, кто делает работающие чипы, от тех, кто просто рисует красивые схемы в симуляторе.